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1. Title: VHDL을 이용한 inertial delay와 transport delay 확인
2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다.
3. Theory
전파지연시간(propagation delay)
?? 신호 값의 변화가 입력에서 출력까지 전달되는 데 걸리는 시간
?? 작동시간은 전파지연의 역의 관계임
?? 논리설계에서 가장 중요한 사항임
?? 하강지연시간(tPHL)
≫ 출력이 논리 1에서 논리 0으로 변화하는 데 소요되는 시간
?? 상승지연시간 (tPLH)
≫ 출력이 논리 0에서 논리 1로 변화하는 데 소요되는 시간
?? 전파지연 (tpd) 은 두 가지 지연 값 중 최대값으로 정의
?? 시뮬레이션에서 게이트의 모델링에 사용되는 지연시간
≫ 전달지연(transport delay)
- 입력에서의 변화에 의한 출력의 변화는 항상 정해진 전파지연 후에 나타남
≫ 관성지연(inertial delay)
- 입력에서의 두 번의 변화에 의한 출력에서의 두 번의 변화가 있을 때, 이 두 번의 변화 폭이 거절 시간보다 작으면 출력…(생략)
4. Data & Result
?(1) VHDL code
(2) 시뮬레이션 결과
<그림5. inverter transport delay의 입력파형에 대한 출력 list>
<그림6. inverter inertial delay의 입력파형에 대한 출력 wave>
<그림7. inverter inertial delay의 입력파형에 대한 출력 list >
<그림8. delay의 종류>
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시하게 된다(Inertial Delay). Transport Delay는 이러한 반도체 소자의 특성을 무시한 입력 변화를 그대로 전달하는 방식이며, Gate Delay는 일반 반도체 소자도 그 내부에 더 작은?소자들로 이루어졌다는 가정 하에 Delay를 더 작게 나눈 것이다.
<그림8. delay의 종류>
우리가 다룬 것은 Inertial Delay와 Transport Delay이다. 먼저 그림4을 확대해 보면
와 같이 맨 아래의 x’와 중간의 delay된 x’(=y) 값이 2ns의 차이만 보일 뿐 delay length보다 짧은 1ns의 signal에도 출력을 변화시키는 것을 볼 수 있다. delay보다 작은 입력 값도 모두 출력으로 나왔으므로 transport delay라고 볼 수 있다(VHDL 구문: y <= transport not_out after 2 ns;). 그에 비해 그림6를 보면
와 같이 맨 아래의 x’와 중간의 delay된 y 값이 2ns의 차이를 보이며 delay length보다 짧은 1ns의 signal에는 출력을 내보내지 않음을 확인할 수 있다(빨간 동그라미 부분). delay보다 작은 입력 값을 무시했으므로 inertial delay라고 볼 수 있다(VHDL 구문: y <= inertial not_out after 2 ns;). 작지만 다른 입력 값을 지니는 부분을 무시하기 때문에 출력 값이 원래 나와야 할 값과 크게 달라지게 되고 바로 이 부분이 회로에서 오작동을 일으키는 것이다(fanout constraint).
5. References
김은원 외, ModelSim 툴 중심으로 VHDL을 이용한 디지털회로설계, 복두출판사, 3004, pp50-65, p359
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VHDL delay 분석 .doc
[Size :
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