|
ÀüÀÚÀü±âÄÄÇ»Åͼ³°è½ÇÇè2(ÀüÀü¼³2) HBE COMBO II SE VerilogHDL Lab / ¥°. ¼·Ð 1. ½ÇÇè ¸ñÀû 2. ½ÇÇè ÀÌ·Ð 2.1. HDL 2.2. Xilinx ¥±. º»·Ð 1. ½ÇÇè Àåºñ 1.1. New Project 1.2. Schematic Design 1.3. HDL Source 1.4. Compiler 1.5. Assignment 1.6. Behavioral Simulation 1.7. Timing Simulation 1.8. iMPACT 1.9. Configuration PROM 2. ½ÇÇè ¹æ¹ý¡¦ |
|
|
|
|
|
ÀüÀÚÀü±âÄÄÇ»Åͼ³°è½ÇÇè2(ÀüÀü¼³2) Logic Design using Verilog HDL / ¥°. ¼·Ð 1. ½ÇÇè ¸ñÀû 2. ½ÇÇè ÀÌ·Ð 2.1. HDL 2.2. Verilog ¥±. º»·Ð 1. ½ÇÇè Àåºñ ¹× »ç¿ë¹ý 1.1. Verilog HDL 1.1.1. Verilog ¾îÈÖ ±ÔÄ¢ 1.1.2. Module(1) 1.1.3. Logic Value 1.1.4. Data Type 1.1.5. Operator 1.1.6. Gate Primitives 1.1.7. Delay 1.1.8. Assign 1.1.9. Alwa¡¦ |
|
|
|
|
|
¡¥ IV-3. RTL description ÀÛ¼º 1.Verilog HDL IV-6. Placement & Routing (using Astro) 1. Verilog to Cell 2. FloorPlan 3. Power ring ¿¬°á 4. Placement 5. CTS (Clock-tree-synthesis) 6. Routing 7. DRC_LVS IV-6. ÃÖÁ¾°ËÁõ (using VCS) V. °á·Ð ¹× ÇâÈÄ ¿¬±¸ Âü°í¹®Çå / ¥°. °³ ¿ä 3D Encoder SOC µðÀÚÀÎÀº Çö´ë µðÁöÅÐ ½Ã½ºÅÛ¿¡¼ Á¡Á¡ ´õ Áß¿äÇØÁö°í ÀÖ´Â ±â¡¦ |
|
|
|
|
|
1. Rising_Edge_Detector.v Rising Edge Detector´Â µðÁöÅРȸ·Î¿¡¼ ½ÅÈ£ÀÇ »ó½Â ¿¡Áö¸¦ °¨ÁöÇÏ´Â Áß¿äÇÑ ±¸¼º.. / 1. Rising_Edge_Detector.v 2. tb_Rising_Edge_Detector.v / 1. Rising_Edge_Detector.v Rising Edge Detector´Â µðÁöÅРȸ·Î¿¡¼ ½ÅÈ£ÀÇ »ó½Â ¿¡Áö¸¦ °¨ÁöÇÏ´Â Áß¿äÇÑ ±¸¼º ¿ä¼ÒÀÌ´Ù. `Rising_Edge_Detector. v` ÆÄÀÏÀº ÀÌ·¯ÇÑ ±â´ÉÀ» Verilog HDL·Î ±¸ÇöÇÑ ÄÚµåÀÌ¡¦ |
|
|
|
|
|
1. Á¦¸ñ µð¸ÖƼÇ÷º¼(De-multiplexer, De-mux)´Â µðÁöÅРȸ·Î ¼³°è¿¡¼ Áß¿äÇÑ ¿ªÇÒÀ» ÇÏ´Â ±âº»ÀûÀÎ ±¸¼º ¿ä¼Ò Áß ÇϳªÀÌ´Ù... / 1. Á¦¸ñ 2. ½Ç½À ¸ñÀû 3. ½Ç½À ³»¿ë 4. ³í¸®½Ä°ú Schematic ¼³°è 5. Verilog, VHLD¼³°è / 1. Á¦¸ñ µð¸ÖƼÇ÷º¼(De-multiplexer, De-mux)´Â µðÁöÅРȸ·Î ¼³°è¿¡¼ Áß¿äÇÑ ¿ªÇÒÀ» ÇÏ´Â ±âº»ÀûÀÎ ±¸¼º ¿ä¼Ò Áß ÇϳªÀÌ´Ù. µð¸ÖƼÇ÷º¼´Â ÇϳªÀÇ ÀԷ¡¦ |
|
|
|
|
|
1. ½ÇÇè Á¦¸ñ Verilog ¾ð¾î¸¦ ÀÌ¿ëÇÑ Sequential Logic ¼³°è´Â µðÁöÅРȸ·Î ¼³°è ºÐ¾ß¿¡¼ Áß¿äÇÑ ÁÖÁ¦·Î, ƯÈ÷ Çϵå¿þ¾î ¼³.. / 1. ½ÇÇè Á¦¸ñ 2. ½ÇÇè ¸ñÇ¥ 3. ½ÇÇè Àç·á 4. ½ÇÇè ÀÌ·Ð / 1. ½ÇÇè Á¦¸ñ Verilog ¾ð¾î¸¦ ÀÌ¿ëÇÑ Sequential Logic ¼³°è´Â µðÁöÅРȸ·Î ¼³°è ºÐ¾ß¿¡¼ Áß¿äÇÑ ÁÖÁ¦·Î, ƯÈ÷ Çϵå¿þ¾î ¼³°è ¾ð¾î°¡ Á¡Á¡ ´õ º¸Æíȵǰí ÀÖ´Â Çö´ëÀÇ ÀüÀÚ°øÇРȯ°æ¿¡¼ ÇÊ¡¦ |
|
|
|
|
|
1. ½ÇÇè Á¦¸ñ ½ÇÇè Á¦¸ñÀº `Verilog ¾ð¾î¸¦ ÀÌ¿ëÇÑ ½¬ÇÁÆ®·¹Áö½ºÅÍ ¼³°è`ÀÌ´Ù. ½¬ÇÁÆ®·¹Áö½ºÅÍ´Â µðÁöÅРȸ·Î¿¡¼ µ¥ÀÌÅ͸¦ ÀúÀåÇÏ°í Àü¼ÛÇÏ.. / 1. ½ÇÇè Á¦¸ñ 2. ½ÇÇè ¸ñÇ¥ 3. ½ÇÇè Àç·á 4. ½ÇÇè ÀÌ·Ð / 1. ½ÇÇè Á¦¸ñ ½ÇÇè Á¦¸ñÀº `Verilog ¾ð¾î¸¦ ÀÌ¿ëÇÑ ½¬ÇÁÆ®·¹Áö½ºÅÍ ¼³°è`ÀÌ´Ù. ½¬ÇÁÆ®·¹Áö½ºÅÍ´Â µðÁöÅРȸ·Î¿¡¼ µ¥ÀÌÅ͸¦ ÀúÀåÇÏ°í Àü¼ÛÇÏ´Â µ¥ Áß¿äÇÑ ¿ªÇÒÀ» ÇÏ´Â ±âº»Àû¡¦ |
|
|
|
|
|
¡¥´ÉÀ» ¼öÇàÇÑ´Ù. ÀÌ °úÁ¦¸¦ ÅëÇØ Çϵå¿þ¾î ¼³°è ¾ð¾îÀÎ Verilog¸¦ »ç¿ëÇÏ¿© ½ÃÄö½º ŽÁö±â¸¦ ¸ðµ¨¸µÇÏ°í ±¸ÇöÇÏ´Â ¹æ¹ýÀ» ¾Ë¾Æº»´Ù. ¿À¹ö·¦ ½ÃÄö½º ŽÁö±â¿¡¼´Â ½ÃÄö½º°¡ ºÎºÐÀûÀ¸·Î °ãÄ¥ ¼ö ÀÖ´Ù´Â Á¡ÀÌ Áß¿äÇÏ´Ù. À̴ ƯÁ¤ ºñÆ® Á¶ÇÕÀÌ ¼·Î À̾îÁú ¶§ Áߺ¹ °¨Áö°¡ °¡´ÉÇÏ´Ù´Â °ÍÀ» ÀǹÌÇÑ´Ù. ¿¹¸¦ µé¾î, ½ÃÄö½º xxxÀÌ Å½ÁöµÈ ÈÄ ´ÙÀ½ ºñÆ®°¡ 1ÀÌ µé¾î¿À¸é, »õ·Î¿î ½ÃÄö½º 1xxxÀÇ Ã¹¡¦ |
|
|
|
|
|
1. ¼³°èÄÚµå ¹× ÄÚµå ¼³¸í 2. Å×½ºÆ® º¥Ä¡ ÄÚµå ¹× ÄÚµå ¼³¸í 3. Ãâ·Â°ª 4. °íÂû ¥². HW1-Design2-(1) 1BIT .. / 1. ¼³°èÄÚµå ¹× ÄÚµå ¼³¸í 2. Å×½ºÆ® º¥Ä¡ ÄÚµå ¹× ÄÚµå ¼³¸í 3. Ãâ·Â°ª 4. °íÂû ¥±. HW1-Design1-(2) 4BIT FULL ADDER / 1. ¼³°èÄÚµå ¹× ÄÚµå ¼³¸í 2. Å×½ºÆ® º¥Ä¡ ÄÚµå ¹× ÄÚµå ¼³¸í 3. Ãâ·Â°ª 4. °íÂû ¥². HW1-Design2-(1) 1BIT COMPARATOR |
|
|
|
|
|
1. °ü·ÃÀÌ·Ð(Decoder) µðÁöÅÐ ³í¸® ȸ·Î¿¡¼ µðÄÚ´õ´Â ÀÔ·ÂµÈ ÀÌÁø ½ÅÈ£ Á¶ÇÕÀ» ÅëÇØ Æ¯Á¤ Ãâ·ÂÀ» È°¼ºÈÇÏ´Â ÀåÄ¡ÀÌ´Ù. ÀÔ·Â ºñÆ® ¼ö¿Í .. / 1. °ü·ÃÀÌ·Ð(Decoder) 2. ½ÇÇè / 1. °ü·ÃÀÌ·Ð(Decoder) µðÁöÅÐ ³í¸® ȸ·Î¿¡¼ µðÄÚ´õ´Â ÀÔ·ÂµÈ ÀÌÁø ½ÅÈ£ Á¶ÇÕÀ» ÅëÇØ Æ¯Á¤ Ãâ·ÂÀ» È°¼ºÈÇÏ´Â ÀåÄ¡ÀÌ´Ù. ÀÔ·Â ºñÆ® ¼ö¿Í Ãâ·Â ºñÆ® ¼öÀÇ °ü°è´Â Áß¿äÇÏ´Ù. ¿¹¸¦ µé¾î, n°³ÀÇ ÀÔ·Â ºñÆ®¸¦ °¡¡¦ |
|
|
|
|