Latch up in CMOS report

1. Introduction

CMOS(Complementary Metal-Oxide-Semiconductor) 기술은 현대 전자회로에서 가장 널리 사용되는 기술 중 하나이다. 이 기술의 핵심은 PMOS와 NMOS 트랜지스터를 활용하여 전력을 효율적으로 관리하고 낮은 전력 소비로 높은 집적도를 구현할 수 있다는 점이다. 하지만 CMOS 회로의 특성 중 하나인 latch-up 현상은 시스템의 신뢰성과 성능에 중대한 영향을 미칠 수 있는 문제로 여겨진다. Latch-up은 일반적으로 CMOS 소자의 특정 동작 조건에서 발생하며, 이로 인해 회로가 비정상적인 상태로 고정될 수 있다. 이는 종종 전류가 비정상적으로 증가하고 이러한 상태에서 회로가 소모하는 전력이 급증하게 된다. Latch-up은 NMOS와 PMOS 트랜지스터가 강하게 결합하여 형성되는 SCR(Silicon Controlled Rectifier) 형태의 구조에서 주로 발생한다. 이 구조는 일반적으로 p형과 n형의 두 개의 도체가 서로 연결된 형태로, 하나의 트랜지스터가 다른 트랜지스터를 활성화하는 방식으로 작동한다. 이러한 구조에서는 특정한 조건 하에서 전류가 연쇄적으로 흐르게 되어 회로가 `고정`되는 상태에 이를 수 있다. 이러한 현상은 과도 전압, 과전류, 불완전한 공정…(생략)