Vivado를 이용한 half adder, full adder, 4 bit adder의 구현 예비레포트

1. 실험 제목

실험 제목은 `Vivado를 이용한 Half Adder, Full Adder, 4 Bit Adder의 구현`이다. 디지털 회로에서 가장 기본적인 연산 중 하나는 덧셈이며, 이를 수행하는 회로인 가산기(adder)의 설계는 디지털 시스템의 핵심 요소로 자리 잡고 있다. 본 실험에서는 Xilinx Vivado Design Suite라는 FPG 디자인 툴을 이용하여 기본적인 가산기를 구현해 볼 것이다. 가산기는 크게 Half Adder와 Full Adder로 구분되며, 각각 1비트의 두 개의 입력값을 처리할 수 있다. Half Adder는 두 입력값의 합 및 캐리 출력 값을 생성하고, Full Adder는 세 개의 입력값(두 개의 데이터 비트와 이전 덧셈에서 발생한 캐리 비트)을 처리하여 합과 새로운 캐리 비트를 생성한다. 이러한 기본 가산기를 바탕으로 4비트 가산기를 설계하는 과정도 진행할 것이다. 4비트 가산기는 4개의 Half Adder와 여러 Full Adder를 조합하여, 두 개의 4비트 이진수를 더하는 회로를 구현하는 것을 목표로 한다. 이를 통해 기초적인 디지털 회로 설계의 이해도를 높이고, FPGA 환경에서의 설계 및 시뮬레이션 과정에 대한 실무 경험을 쌓을 수 있을 것이다. 실험을 통해 각 회로의 동작을 분석하고, FP…(생략)