Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 half, full, 4-bit adder

1. 실험 제목

실험 제목은 `Verilog HDL을 이용한 반가산기, 완전가산기 및 4비트 가산기의 설계와 FPGA를 통한 검증`이다. 이 실험은 디지털 회로 설계의 기본이 되는 가산기의 동작을 이해하고, Verilog HDL(하드웨어 기술 언어)을 활용하여 이를 구현한 후, FPGA(Field Programmable Gate Array)를 통해 실제 하드웨어에서 검증하는 과정을 포함한다. 반가산기와 완전가산기는 디지털 회로에서 가장 기본적인 아날로그이며, 이들 회로는 이진수의 덧셈을 수행하는 데 필요한 논리적 기능을 제공한다. 실험의 첫 단계로 반가산기를 설계하는데, 반가산기는 두 개의 이진수를 입력으로 받아 합 및 캐리 비트를 출력하는 회로이다. 다음으로 완전가산기를 설계하며, 이는 세 개의 입력(두 개의 이진수 및 이전 단계의 캐리 비트)을 받아 최종적인 합과 캐리 비트를 출력한다. 이러한 기본 단위를 이해한 후, 다수의 비트를 동시에 처리할 수 있는 4비트 가산기를 설계하여 반가산기와 완전가산기를 조합하여 구조적으로 확장해 나간다. 4비트 가산기는 4개의 비트가 동시에 덧셈 처리가 가능하므로, 보다 복잡한 연산을 수행할 수 있으며, 다윗 가산기, 즉 다양한 입력 비트…(생략)